VEC125: TIMEQUEST Analisi timing avanzata

Ciclo corsi di programmazione FPGA

In questo corso di progettazione per FPGA è sviluppata l’analisi in timing, utilizzando il software TimeQuest presente in Quartus® Prime e approfondendo  contemporaneamente  la comprensione  della creazione di Synopsys Design Constraint  (SDC) file che fornisce i vincoli temporali.

Questo corso ti guiderà verso la comprensione più approfondita, delle “eccezioni di temporizzazione”.

Imparerai come applicare vincoli temporali ad interfacce complesse, come le source synchronous single-data rate (SDR), le double-data rate (DDR) e le interfacces LVDS con i SERDES,  fino a come creare constrain per i sistemi di distribuzione dei clocks con feedback.

Scoprirai come scrivere i timing constraints, sia direttamente in un file SDC, sia utilizzando l’interfaccia grafica, e a seguire, come migliorare il file SDC utilizzando i costrutti TCL. Eseguirai anche l’analisi dei timing utilizzando script TCL.

Durata del corso: 2 giorni

Al completamento del corso sarai in grado di:

• Scrivere i constrain per dispositivi esterni con interfacce SDR e DDR
• Scrivere i file di script TCL per automatizzare il la definizione dei constrain e l’analisi in timing dei progetti FPGA
• Applicare le eccezioni di temporizzazione (timing exceptions) in situazioni di progetto realistiche
• Applicare dei constrain appropriati e analizzare le seguenti situazioni di progetto: le interfacce source synchronous, i progetti con feedback su dispositivi esterni e le interfacce ad alta velocità che contengono SERDES (e tipicamente con interfaccie LVDS o CML)

Competenze richieste:

• Il completamento del corso “VEC102 , Introduzione a Quartus Prime” o una sua conoscenza pratica del tool.
• Il completamento del corso “VEC107, Introduzione alla timing Analysis con TIMEQUEST” corso o una conoscenza pratica sia di TimeQuest sia dei costrutti di base per il file SDC
• Esperienza con i PC e il sistema operativo Windows